Caracterització elèctrica de circuits CMOS digitals amb defectes tipus pont: implicacions al test per corrent quiescent

Abstract

La tesis contribuye a los esfuerzos dirigidos a la consecución de modelaciones precisas de los fallos de tipo puente. La tecnología de los circuitos digitales considerados es la CMOS estática. En la tesis se utiliza un modelo eléctrico realista para los puentes consistentes en una conexión resistiva entre los nodos cortocircuitados. La elección del modelo se basa en un conjunto de medidas experimentales realizadas sobre circuitos monitores de defectos fabricados en un proceso industrial europeo. El análisis de la resistencia de los puentes medidos justifica la utilización del modelo resistivo. Este modelo eléctrico es aplicado dentro de una metodología de test basada en la vigilancia de la corriente quiescente (IDDQ) consumida por el circuito defectuoso. <br/><br/>El nivel de detección del test por corriente es evaluado teórica y experimentalmente para circuitos digitales básicos CMOS estáticos afectados de puentes modelados según el modelo resistivo y es comparado con el nivel de detección del test clásico. Se presenta una predicción del rango de corriente quiecente consumida por los módulos digitales defectuosos de tecnología CMOS considerados. La conclusión a la que se llega es que la vigilancia del consumo de corriente es una metodología potente en la detección de los puentes considerados.